華為半導體業務部總裁何庭波25日在上海IEEE ISCAS 2026發表主題演講，正式提出「韜（τ）定律」（Tau Scaling Law）。該定律以電路時間常數τ（τ = R × C）為核心優化目標，主張以「時間縮微」作為後摩爾時代半導體演進的新原則，取代傳統以電晶體幾何尺寸縮小為主的摩爾定律框架。華為同步公布，2026年秋季新一代麒麟旗艦晶片將全面導入「邏輯折疊」（LogicFolding）架構，並設定2031年達成與1.4奈米製程等效電晶體密度的目標。

技術核心：從幾何縮微轉向時間常數優化
傳統摩爾定律與Dennard Scaling主要依賴電晶體閘極長度與面積的持續微縮。然而在先進製程中，互連線（Interconnect）的RC延遲占比已超過閘極延遲，成為效能瓶頸。華為提出的τ定律將優化焦點轉移至訊號傳播時間常數τ = R × C，透過降低電阻（R）與寄生電容（C），系統性壓縮從器件到系統層級的延遲。

何庭波在演講中指出，τ定律建立了一套貫穿器件、電路、晶片與系統四個層級的協同優化框架，並以單一特徵時間常數τ作為跨層級的統一優化指標。

關鍵實現技術：邏輯折疊（LogicFolding）
LogicFolding是τ定律的主要實踐方法。其核心是在設計階段將數位、類比與記憶體電路進行垂直拆分與重新配置，再透過細間距混合鍵合（Hybrid Bonding）實現多層主動層垂直連接。

根據華為公布數據，在固定器件節點下，LogicFolding可達成：

電晶體密度提升約55%
功率效率提升約41%

初期實施版本（2026年麒麟晶片）採取較保守策略，混合鍵合間距約1.5μm，TSV主要下移至頂層金屬下一層，並優先應用於關鍵路徑（Critical Path）。

華為同期提交的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》進一步指出，當混合鍵合間距與頂層金屬間距比例接近1時，路由開銷可大幅降低，使兩層主動層更接近連續電路織構。

具體數據與進度
華為表示，過去六年已基於τ定律原則設計並量產381款晶片。2026年秋季即將推出的新一代麒麟手機晶片將是首款全面採用LogicFolding的旗艦產品，預期達成以下指標：

電晶體密度達到約 238 MTr/mm²
大核心能效提升約 40%
最高時脈頻率提升 12.7%，達到 3.1 GHz

長期目標方面，華為設定到2031年，高階晶片電晶體密度達到約400 MTr/mm²以上，相當於與1.4奈米製程等效的密度水平。昇騰系列AI加速器預計於2030年前後導入LogicFolding技術。

與3D IC及先進封裝技術的定位差異
τ定律與傳統3D IC（包含台積電SoIC）並非對立，而是目標與工具的關係。3D IC主要透過混合鍵合實現多顆獨立晶片的垂直堆疊，重點在於系統級異質整合與頻寬提升。

LogicFolding則將垂直整合概念提前至單一晶片內部邏輯設計層級，更接近單片3D（Monolithic 3D）思維，核心目的是透過縮短互連距離來直接壓縮τ，而非僅追求系統規模擴大。

初期版本的混合鍵合間距（1.5μm）仍大於台積電SoIC目前可達的sub-micron等級，顯示華為目前採取逐步演進策略。

市場反應與產業影響

消息公布後，中芯國際股價大漲逾18%，收在歷史新高。市場認為，若LogicFolding能在相對成熟製程上實現顯著效能提升，將有助於支撐本土晶圓代工產能需求，並降低對最先進EUV設備的依賴。

挑戰與技術風險
LogicFolding仍面臨多項工程挑戰，包括：

多層主動層堆疊後的熱管理問題
混合鍵合的對準精度（需低於0.5μm）與界面良率控制
EDA工具鏈與時序收斂（Timing Closure）的成熟度

華為強調，2026年首款產品將優先驗證關鍵路徑的折疊效果，並透過智慧冗餘設計提升整體良率。

後摩爾時代的技術路徑選擇

華為此舉被視為在當前制裁環境下，嘗試以「設計方法論＋先進3D整合」來彌補製程落差的策略。與台積電同時推進先進製程與先進封裝（CoWoS + SoIC）的雙軌路線不同，華為更強調在單一晶片內部透過時間常數優化來提升系統效能。
無論最終商業化成效如何，「韜（τ）定律」與LogicFolding的提出，已為後摩爾時代半導體演進提供了新的技術討論框架。